Считывание информации из ЗЭ осуществляется следующим образом : на затвор VT4 подается сигнал R высокого уровня, который обеспечивает отпирание VT4и подзаряд Су.

Затем на адресную линию i поступает сигнал выборки с дешифраторов, величина которого при считывании такая, что обеспечивается отпирание VT2, но не может открыть VT1. Если в ЗЭ конденсатор С заряжен (хранится 1), то транзистор VT3 открыт и Су разряжается через открытые VT2 и VT3, фиксируя на разрядной линии j низкий уровень напряжения (логического 0). Если С разряжен (в ячейке 0), то VT3 закрыт и разряд Су не происходит, что обеспечивает на j высокий уровень напряжения (свидетельствует о том, что в ЗЭ хранится ), т.е. считывание информации из ЗЭ осуществляется в инверсном виде. Состояние разрядной линии j при считывании записывается в соответствующий разряд буферного ЗУ, реализованного на статических триггерах, откуда затем передается устройству, запросившему информацию в ЗУ. После считывания информации требуется восстановление и в динамическом ЗЭ, для этого информация перезаписывается из статического буфера в ячейку DRAM, из которой она была выбрана.

При записи на информации на адресную линию i подается сигнал, уровень которого достаточен для отпирания VT1. VT1 открывается и подключается. Конденсатор С к разрядной линии j, что обеспечивает заряд конденсатора С до уровня напряжения, действующего на этой линии (если на j единица - С получает заряд и наоборот).

Т.к. в рассмотренных ЗУ требуется подзарядка конденсаторов, следующее считывание информации , после данного возможно только через определенный промежуток времени, необходимый для перезарядки конденсатора. Этот промежуток времени занимает 80%-90% от времени обращения к таким ЗУ. Поэтому DRAM обладает меньшим быстродействием чем SRAM. В современны компьютерах время обращения к DRAM - 60-100нc.

В адресных ЗУ со структурой 2D используется мультиплексирование адреса. Для этого код адреса разбивается на 2 части.

код строк

код столбцов

В начале в ЗУ передаются старшие биты адреса (адрес строки), которые сопровождаются сигналом RAS. После чего передаются младшие биты адреса, которые сопровождаются сигналом CAS. Использование мультиплексирования позволяет уменьшить количество выводов БИС памяти. Кроме того удобно для страничной организации памяти. Для увеличения быстродействия DRAM в современных компьютерах используются методы чередования адресов, страничной выборки и пакетной выборки.

Метод чередования адресов заключается в том, что адресное пространство разбивается на отдельные части ( банки ). Обращение к банкам осуществляется поочередно. При считывании информации из данного банка одновременно осуществляется регенерация информации в других банках. Это снижает влияние процесса перезарядки на быстродействие DRAM.

Метод страничного доступа заключается в том, что если информация считывается с одной и той же страницы, т.е. старшие биты адреса для всех единиц считываемой информации одинаковы при обращении к памяти сигнал RAS не используется, а передаются лишь младшие биты, сопровождаемые сигналом CAS.

Метод пакетного доступа заключен в том, что при каждом обращении к памяти считывается не одна единица информации, а несколько, расположенных рядом.

15. Статические ЗУ со структурой 3D (организация запоминающего массива, функционирование)

В этом ЗУ для ЗЭ используется не 1 адресная линия, а 2, сигналы по которой связаны между собой конъюнктивно. Значит, такой ЗЭ будет выбран в ЗМ, если на обоих входах выборки будет лог.1.

Данная память имеет 3х мерную структуру. В этом ЗУ для каждого разряда двойного слова представляют собой плоскую матрицу в строках и столбцах которой стоят элементы.

ЗУ такого типа получили назв. ЗУ с двухадресной выборкой. В них адрес разбивается на две части. Ст. биты адреса образуют компоненту АХ, обеспечив. выборку строки в ЗМ, мл. биты обр. ком. АУ, обесп. выборку столбца в ЗМ.

Структура запоминающего массива для j-го бита слова (одна матрица) ЗУ выглядит следующим образом:

При чтении и записи информации в матрице выборка элемента осуществляется с помощью 2х компонент адреса: Ах и Ау (младший и старший биты адреса). Выбранным оказывается ЗЭ для которого i'=i''=1. При поступлении сигнала считывания СЧ информация из выбранного ЗЭ через усилитель считывания УССЧ передается на j линию схемы данных. При записи информация по сигналу ЗП с jй линии входной шины через усилитель записи УСЗП заносится в выбранный ЗЭ.

Адрес, исп. для выборки, хранится в регистре адреса ДД1. С выхода этого регистра адрес разбивается на две компоненты, кот. пост. на дешиф. строки ДД2 и дешиф. столбца матрицы ДД3. Каждый ЗЭ связан двумя входами выборки CS1 и CS2 с дешиф. строки и столбца. Запись и считыване инф. в ЗЭ осущ. через их инф. выводы Р1 и Р2. Эти выводы связаны через усилительзаписиДД5 и усилитель считывания ДД6. В соответствии с адресом, хранящимся в ДД1, осущ. выборка одного ЗЭ в матрице. При записи или считывании открываются соотв. усилители и произв. запись или считывание. Такие схемы имеют сигнал стробирования.

16. Запоминающий элемент статических ЗУ (схема, работа)

Используется для реализации статической памяти. в качестве ЗЭ используется статические триггеры на биполярных или полевых транзисторах. Схемы на биполярных транзисторах имеют высокое энергопотребление и большую стоимость, однако обл. выс. быстродействием.. схемы на МОП тр-рах имеют более низкое быстродействие, обесп. более выс. степень интеграции и более низкое энерго потребление.

Схема на рисунке

Работа схемы:

Соответствие лог 0 или 1 ЗЭ определяется тем, какой мз триггеров VT1 или VT2 открыт. Если открыт 1, то 0, если второй - 1. В триггерах эмиттеры 11, 21 - информационные, через них осущ запись и счит инф. Элементы 12, 13,22,23 - адресные, исп для выборки ЗЭ в ЗМ в соответствии с сигналами на адресных линиях i' i'' в состоянии хранения информации ток открытого транзистора замыкается через адресные эмиттеры на линиях выборки i' i'' в состоянии хранения с вых УСЗП0 и УСЗП1 на информационные эмиттеры 11 21 поступ напряжение 1-1.5 В, кот удержив эмиттерные переходы в закрытом состоянии. это необх для исключения ответвления тока транзистора через инф эмиттер.

При считыв инф на вх УСЗП0 и УСЗП1 подается сигнал лог 0, закрывающий выходные транзисторы усилителей записи, затем подается сигнал выборки i' i'' , что приводит к запиранию адресных эмиттеров и открыванию информационных. Ток открытого эмиттера начинает течь на вход соответствующего усилителя считывания, насыщая выход транз этого уселителя и обеспечивая на его вых лог 0

Запись информации :

На вход соотв усилителя подается лог 1 (если необх записать в ячейку 1, то подается на вход УСЗП1, если 0 - УСЗП0). Сигнал лог 1 открывает вых транзистор усилителя записи и замыкает соотв инф эмиттер на землю. Сигнал выборки i'=i''=1 при записи также запираются эмиттерные переходы 12 13 22 23, а на инф эмиттере транзистора VT1 при записи лог 1 либо транзистора VT2 при записи лог 0, удержив-ся уровень напряжения 1-1.5 В. если в ячейке записи лог 1, т.е. на выходе УСЗП1 лог 0 при открытом транзисторе VT2 в ЗЭ - 1, ток через эмиттер и открытый выходной транзистор УСЗП1 замыкается на землю, и состояние ЗЭ не изменяется. В том случае ,если в ЗЭ лог 0 , открыт транзистор VT1 , появление на вых УСЗП1 сигнала выборки i'=i''=1 приводит к отпиранию транзистора VT2 и запиранию VT1. Транзистор открывается , ток через инф эмиттер течет на землю и в ячейке лог 1.

17. Масочные и однократно программируемые ПЗУ

Программируются непосредственно в процессе производства. Для этого используется фотоэлектронная либо рентгеновская литография и специальные шаблоны, называемые масками.

Создаются масочные ПЗУ следующим образом:

На 1-ом этапе используются все шаблоны-маски, к-ые позволяют создать все связи между адресными и разрядными линиями ПЗУ. Это означает, что исходно формируются все элементы транзисторов (К, Б, Э), диодов (n-область, p-область), к-ые выполняют функцию ЗЭ, связывающих адресные и разрядные линии.

На следующем этапе создания масочного ПЗУ один из шаблонов заменяют шаблоном, к-ый позволяет убрать отдельные элементы у диодов либо транзисторов, состоящих в связях между адресными и разрядными линиями. ЗЭ масочных ПЗУ, реализованные на биполярных и униполярных транзисторах, показаны на рис.

В случае, если ЗЭ ПЗУ реализованы на биполярных транзисторах (рис а), выборка слова из ЗМ осуществляется с помощью инверсного унитарного кода, снимаемого с выхода диода. Это означает, что будет выбрана та АЛ, к-ая подключена к выходу дешифратора, на к-ом 0. При этом если транзистор имеет эмиттер, он открывается и подключает разрядную линию (РЛ) к земле. На РЛ формируется U0. Если эмиттер у транзистора отсутствует, на РЛ сохраняется U1, поступающее от Uп, т.е. на РЛ U1.

Программирование ППЗУ осуществляется путем устранения специальных перемычек, выполненных из нихрома, поликремния или титаната вольфрама, к-ые в состав ЗЭ этих ПЗУ. ЗЭ обычно реализуется на биполярных или униполярных транзисторах. Схема ЗЭ ППЗУ показ на рис.

Исходно в ППЗУ с такими ЗЭ записаны двоичные слова, содержащие единицы во всех разрядах. Для записи в какой- либо ЗЭ логического 0 необходимо устранить перемычку.

Программирование ППЗУ осуществляется с помощью специальных устройств - программаторов, в состав к-ых входит клавиатура, схема управления, буферные ЗУ и схемы формирования сигналов.

Программирование ППЗУ данного типа заключается в кратковременном (1мс) повышении напряжения питания транзисторов до 12 В и пропускании тока 20-30 мА через ЗЭ, для к-ых перемычки надо устранить.

18. Флэш память

Flash'ка: для запоминания и стирания используються два физэффекта.

для запоминания: надбарьерная электронная эммисия.

для стирания: туннельнный эффект (эффект Фаулера-Нордхейма)

Эммисия:

при Е>0 искривляется барьер и для эммисии электрону требуется меньшая энергия => больше электронов перепрыгивают барьер.

тунельный эффект достигается при толщине барьера 100-1000А

При Uпор=0 - образуется n-канал в проводнике р-типа. В транзисторе с плавающим затвором величина порогового напряжения при котором транзюк открывается зависит от наличия заряда на плавающем затворе. Запоминающий Элемент flash-памятиможет состоять из одного или двух транзисторов. ЗЭ - плоская матрица (типа DRAM).

Схема на одном транзюке:

Uвыборки = (Un1+Un0)/2

При записи U1 на АЛ - Uзап,а на РЛ - 1/2Uзап.

В транзисторе образуется n-канал электроны из которого за счет разности Uзс и за счет надбарьерной эмиссии «горячих» электронов переходят на затвор.

При записи U0 на АЛ - +Uзап,а на РЛ - 0.

Не образуется n-канал, эмиссии электронов нет.

Стирание: на АЛ - -Uc на Uпит - +Uc. Если в ПЗ имеються электроны, то они туннелируют в Uпит.

19. КЭШ - память, (общая характеристика )

Кеш-память (SRAM) используется для ускорения обмена информации между ОП ВМ, которая реализована на DRAM, и быстродействующим процессором.

Она позволяет снизить простои процессора, при обращении к ОП и , тем самым, повысить производительность ЭВМ.

Кеш-память реализована на основе статических триггеров SRAM, которая обладает высоким быстродействием и допускает многократное считывание без разрушения информации.

Система Кеш-памяти:

Контролер Кеш-памяти предназначен для управления ресурсами кэш-памяти и наиболее эффективного ее использования.

При обращении к памяти процессор выставляет на шину адреса адрес ОП, интересующей его информации. Контролер Кеш-памяти проверяет имеется ли такая информация в кэш-памяти, если имеется она немедленно передается процессору, если нет возвращает кэш-памяти отказ.

При отказе контролер по адресу находим информацию в ОП и передает ее в кэш. После чего команда повторяется.

В том случае, если при обращении к памяти требуемая инф-ция находится в кэш говорят о кэш попадании, если нет - о кэш промахе. Коэффициент попадания определяется как отношение числа попаданий к общему числу обращений.

Коэффициент зависит от объема и организации кэш-памяти, от алгоритма поиска инф-ции и особенности выполняемой программы.

При обращении к ОП контролер кэш обеспечивает передачу данных из ОП в кэш-память в виде блоков, которые могут иметь длину 2, 4, 8 и 16 бит. Эти блоки содержат не только ту информацию, которую процессор требует из памяти в данный момент времени, но и ин-цию, которая может потребоваться в дальнейшем. При считывание ин-ции из ОП в кэш. Это может осуществляться тремя путями.

С упреждением - в считываемом блоке содержится не только данный байт, но и байты с большими адресами, которые могут потребоваться в дальнейшем.

Страницы: 1, 2, 3, 4, 5, 6, 7, 8